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Fundamentos de Computadores
Análisis y Diseño de Circuitos
Combinacionales
Objetivos
●
Conceptuales
–
Puertas lógicas
–
Parametrización de familias lógicas y circuitos integrados
–
Circuitos combinacionales
–
Tipos de análisis: lógico y temporal
–
Parámetros temporales y azares
–
Objetivos del diseño de circuitos combinacionales. Factores limitantes
Objetivos
●
Procedimentales
–
Interpretación de parámetros de componentes lógicos
–
Cálculo de fan­out y compatibilidad entre familias lógicas
–
Análisis lógico de circuitos combinacionales
–
Análisis temporal de circuitos combinacionales
–
Diseño óptimo en dos niveles de circuitos combinacionales
Objetivos
●
Actitudinales
–
Valoración de hojas de características técnicas. Distinguir parámetros principales de secundarios.
–
Importancia de los procedimientos sistemáticos.
–
Importancia de la optimización de diseños.
Bibliografía
●
●
Básica:
–
[FLOYD00] Capítulos 4, 5 y 15.
–
[NELS96] Capítulos 2 y 3.
–
[GARC92] Capítulos 5, 6 y 7.
–
[MAN98] Capítulos 2 y 3.
Complementaria:
–
[HAYE96] Capítulos 4 y 5.
Contenidos
●
Puertas lógicas integradas
●
Análisis lógico de circuitos combinacionales
●
Análisis temporal
●
Diseño de circuitos combinacionales
–
Objetivos y conceptos básicos
–
Pasos en el proceso de diseño
–
Realizaciones en dos niveles
–
Método de reducción mediante el mapa de Karnaugh
Puertas lógicas integradas
●
●
Los operadores lógicos más comunes pueden
realizarse mediante circuitos electrónicos en los
cuales se sustituyen los valores lógicos, 0 y 1 por
niveles de tensión (voltaje) o corriente (intensidad).
Estos circuitos que realizan operaciones lógicas se
denominan Puertas Lógicas.
Estas puertas lógicas se diseñan con elementos
electrónicos como diodos, transistores, etc. Dichos
elementos se pueden encontrar de forma discreta
(distinguibles a simple vista) o en forma de circuito
integrado (C.I.). La segunda opción es la más común.
Puertas lógicas integradas
●
●
Un circuito integrado (también llamado chip)
contiene en su interior un sustrato de silicio.
Los circuitos integrados se presentan en diferentes
encapsulados.
Puertas lógicas integradas
●
Los CI presentan las siguientes ventajas:
–
bajo coste
–
bajo consumo
–
alta fiabilidad
–
alta velocidad de operación
–
reducen el número de conexiones externas
Puertas lógicas integradas. Escalas de
integración
●
Clasificación de C.I. por escala de integración
●
(nº de puertas lógicas por chip)
–
SSI
(Small Scale of Integration) <20 puertas/chip
–
MSI
(Medium SI)
>20 y <100
–
LSI
(Large SI)
>100 y <1000
–
VLSI
(Very Large SI)
>1000
Puertas lógicas integradas. Familias
lógicas
●
●
●
Las puertas lógicas pueden fabricarse usando
componentes electrónicos de distintas tecnologías.
Las puertas fabricadas con tecnologías diferentes
tienen características eléctricas diferentes.
Al conjunto de componentes lógicos fabricados
utilizando la misma tecnología se le llama familia
lógica.
Dentro de las familias lógicas existen subfamilias.
Puertas lógicas integradas. Familias
lógicas
Familias lógicas
Bipolar
MOS
TTL
pMOS
ECL
nMOS
I2L
CMOS
Puertas lógicas integradas. Familias
lógicas
●
Principales características de las subfamilias CMOS
(familia MOS) y TTL (familia bipolar).
Disipación de potencia por
puerta (mW)
 Estática
 Dinámica(100Khz)
Retraso de propagación(ns)
Frecuencia de reloj
máxima(Mhz)
Margen de ruido (V)
CMOS
74HC
4000B
74LS
TTL
74AS
74
74S
74ALS
ECL
2.5x10-3
0.17
8
40
1x10-3
0.1
50
12
10
10
9
35
20
20
3
12.5
2
2
9.5
45
8
8
1.7
200
1.2
1.2
4
70
40
40
1
300
0.9
1.5
0.4
0.3
0.3
0.3
0.4
0.25
Puertas lógicas integradas. Familias
lógicas
●
●
Los circuitos integrados SSI de propósito general
poseen una numeración para identificar la familia
lógica y el tipo de puertas que contiene cada chip.
Por ejemplo:
–
74LS00: puertas NAND, tecnología TTL Low Schottky.
–
74LS04: inversores, tecnología TTL Low Schottky.
–
74LS08: puertas AND, tecnología TTL Low Schottky.
–
74HC00: puertas NAND, tecnología CMOS.
–
74HC04: inversores, tecnología CMOS.
Puertas lógicas integradas.
Características funcionales
●
Patillaje: numeración y función de los terminales
presentes en el chip
–
VCC: alimentación (nivel de tensión alto)
–
GND: tierra (nivel de tensión bajo)
●
Diagrama lógico: conexión lógica de los terminales
●
Ej: 74AS08
Puertas lógicas integradas.
Características funcionales
●
Tabla de verdad o tabla de función
–
–
●
Operación lógica en base a niveles de tensión
●
H (High) nivel alto
●
L (Low) nivel bajo
Existen dos tipos de lógica:
●
lógica positiva: H=1, L=0
●
lógica negativa: H=0, L=1
Ej: 74AS08
Puertas lógicas integradas.
Características funcionales
●
Ejemplo: C.I. 74AS04
–
6 inversores
Puertas lógicas integradas.
Características funcionales
●
Ejemplo: C.I. 74AS00
–
4 puertas NAND
–
Lógica positiva
Puertas lógicas integradas.
Características eléctricas
●
●
Establecen las condiciones para la correcta operación
del circuito y cotas de los valores eléctricos de las
señales.
Ejemplo: 74AS04 y 54AS04 (versión militar)
Puertas lógicas integradas.
Características eléctricas
Puertas lógicas integradas.
Características eléctricas. Tensión de
alimentación
●
●
La tensión de alimentación (Vcc) es la tensión que
hay que suministrar al chip para que funcione.
Para el ejemplo anterior (74AS00), esta es de 5V,
aunque el fabricante da un margen de valores de Vcc
que asegura el buen funcionamiento del circuito
(4.5V – 5.5V).
Puertas lógicas integradas.
Características eléctricas. Niveles de
tensión de entrada
●
●
VIH: Mínima tensión de entrada que se considera un
“1 lógico”
VIL: Máxima tensión de entrada que se considera un
“0 lógico”
Puertas lógicas integradas.
Características eléctricas. Niveles de
tensión de salida
●
VOH: Mínima tensión de salida para “1 lógico”
●
VOL: Máxima tensión de salida para “0 lógico”
Puertas lógicas integradas.
Características eléctricas. Tensión de
entrada vs salida
Vo
VOH
-1
Región de
transición
-1
VOL
VIL
VIH
Vi
Puertas lógicas integradas.
Características eléctricas. Tensión de
entrada vs salida
●
Los niveles de tensión para los valores lógicos 0 y 1
varían de la entrada a la salida (Ej: 74AS04)
Vi (V)
5
4
5
1 logico
3
2
1
0
Vo (V)
4
1 logico
3
VIH
VIL
0 logico
VOH
2
1
VOL
0
0 logico
Puertas lógicas integradas.
Características eléctricas. Márgenes
de ruído
La necesidad de existencia de diferentes rangos para
los niveles lógicos en las entradas y salidas de los
circuitos integrados se debe a que tienen que
funcionar correctamente en entornos ruidosos.
Supongamos el siguiente montaje:
Ruido
Vo1
Vi2
Los márgenes de ruido definen la máxima amplitud
de ruido que un chip soporta manteniendo un
correcto funcionamiento.
Puertas lógicas integradas.
Características eléctricas. Márgenes
de ruído
Vo1(V)
Vi2(V)
5
5
4
4
3
3
2
MH
1
MH = VOH-VIH
1 logico
2
1
ML
0
Margen de ruido
superior
0
0 logico
Indica la máxima
amplitud de la tensión
que se puede
superponer al nivel 1 de
salida de una puerta
para que la entrada de
la siguiente puerta sea
considerada también
como 1.
Puertas lógicas integradas.
Características eléctricas. Márgenes
de ruído
Vo1(V)
Vi2(V)
5
5
4
4
3
3
2
MH
1
ML = VIL-VOL
1 logico
2
1
ML
0
Margen de ruido
inferior
0
0 logico
Indica la máxima
amplitud de la tensión
que se puede
superponer al nivel 0 de
salida de una puerta
para que la entrada de
la siguiente puerta sea
considerada también
como 0.
Puertas lógicas integradas.
Características eléctricas. Márgenes
de ruído
Vo1(V)
Vi2(V)
5
5
4
4
3
3
2
MH
1
1 logico
2
1
ML
0
El margen de ruido, M,
se define como el menor
de MH y ML.
0
0 logico
Los circuitos CMOS son
los que presentan
mayores márgenes de
ruido.
Puertas lógicas integradas.
Características temporales
●
●
Las características temporales miden la velocidad de
respuesta de los circuitos integrados digitales.
Se caracterizan mediante diversos tiempos de
propagación (o tiempos de retraso).
Puertas lógicas integradas.
Características temporales
●
Tiempos de subida y de bajada o tiempos de
transición
–
tLH: Tiempo que tarda la salida de la puerta en pasar
del nivel bajo de tensión al nivel alto.
–
tHL: Tiempo que tarda la salida de la puerta en pasar
del nivel alto de tensión al nivel bajo.
tHL
tLH
90%
10%
Puertas lógicas integradas.
Características temporales
●
●
Tiempo de propagación o tiempo de retraso: tiempo
transcurrido entre un cambio en la señal de entrada
y el correspondiente cambio en la señal de salida.
–
tPLH: tiempo de propagación cuando la salida cambia
de un valor bajo a uno alto.
–
tPHL: tiempo de propagación cuando la salida cambia
de un valor alto a uno bajo.
Se mide en el 50% del rango de polarización
VI
VO
50%
50%
tp HL
50%
tp LH
50%
Puertas lógicas integradas.
Características temporales
Análisis lógico de circuitos
combinacionales.
●
Dado un circuito, analizarlo consiste en encontrar:
–
la expresión algebraica que implementa,
–
su tabla de verdad y/o el k-mapa,
–
explicación verbal de su función.
Análisis lógico de circuitos
combinacionales.
●
Procedimiento:
–
Se obtiene la función lógica realizada por las puertas
cuyas entradas corresponden a las entradas
primarias del circuito.
–
Se obtiene la función lógica realizada en puertas con
entradas conocidas (entradas primarias o salidas de
puertas ya calculadas.
–
Se repite el paso anterior hasta obtener la función de
salida
–
Se simplifica la expresión obtenida y/o se traduce a
un mapa o tabla
Análisis temporal
●
●
Representa la evolución en el tiempo de las entradas
y salidas del circuito. A esta representación temporal
se la denomina CRONOGRAMA.
Dicha representación puede ser:
–
ideal, suponiendo que las puertas no tienen retrasos.
–
real, teniendo en cuenta los retrasos propios de las
puertas lógicas.
Análisis temporal. Ejemplo
Circuito:
Expresión:
f(x,y,z) = A + B
A = xyz
B = x’z’
F(x,y,z) = xyz + x’z’
xyz=1 sii x=y=z=1 (111)
f(x,y,z) = 1 sii
ó
x’z’=1 sii x=z=0
(0-0)
Análisis temporal. Ejemplo
Tabla de verdad:
Cronograma ideal (con y=1)
xyz
f(x,y,z)
(sin considerar retrasos):
000
1
001
0
010
1
011
0
100
0
101
0
110
0
111
1
Análisis temporal. Ejemplo
●
●
Análisis temporal considerando retrasos
Suponemos que los retrasos de todas las puertas son
idénticos (modelo de retraso unitario)
Análisis temporal. Ejemplo
Análisis temporal. Ejemplo
Análisis temporal. Azares
●
●
Al hacer el análisis temporal de un circuito teniendo
en cuenta los retrasos de la puertas podemos
encontrarnos con la aparición de pequeños pulsos
transitorios que hacen que la salida difiera de la
esperada, es decir, de la obtenida de forma teórica
sin considerar los retrasos.
Ejemplo:
–
F(a,b,c) = a b + a´c
Diseño de circuitos combinacionales.
Objetivos y conceptos básicos
●
El diseño (o síntesis) de un circuito es el proceso
inverso al análisis: partiendo de una descripción
inicial de la tarea que realiza el circuito, habrá de
obtener:
–
la tabla de verdad,
–
el K-mapa,
–
la ecuación booleana,
–
el circuito.
Diseño de circuitos combinacionales.
Objetivos y conceptos básicos
Existen distintos criterios para determinar la calidad de
un diseño
●
●
Coste del circuito. Depende de:
–
el número de componentes (puertas y conexiones).
–
el número de componentes (circuitos integrados)
–
tecnología de los mismos (bipolar, MOS).
–
tiempo de diseño.
Velocidad del circuito. Depende de:
–
la tecnología de las puertas.
–
estructura del circuito (número de niveles).
Diseño de circuitos combinacionales.
Objetivos y conceptos básicos
●
●
Fiabilidad y testabilidad. Depende de:
–
la redundancia introducida.
–
el uso de componentes fiables.
Tamaño.
–
●
Hay que reducir el tamaño tanto en el diseño con CI
(para tener placas más pequeñas) como en el diseño
de CI (para que los chips tengan menor superficie).
Consumo de potencia.
–
Depende del número de puertas, de la tecnología
empleada, etc.
Diseño de circuitos combinacionales.
Objetivos y conceptos básicos
●
No existe un método sistemático de diseño que
optimice todos estos criterios. En nuestros diseños
tendremos en cuenta los siguientes criterios:
–
Estructura en dos niveles (tres para simple raíl)
–
Uso de puertas AND, OR, NAND y NOR
–
No considerar fan-in ni fan-out como restricciones.
–
Reducir el coste:
●
●
Número de puertas: reduciendo el número de términos
producto en las s.p y el número de términos suma en
los p.s.
Número de conexiones: reduciendo el número de
entradas a las puertas.
Diseño de circuitos combinacionales.
Pasos del proceso de diseño
1. Especificación textual: En un diseño se parte de
una descripción en lenguaje natural de la tarea que
se desea que realice el circuito a diseñar, esto suele
ser el enunciado del problema.
2. Tabla de verdad.
3. K-mapa: A partir del K-mapa se reducirá al mínimo
la expresión algebraica.
4. Expresión algebraica mínima.
5. Implementación del circuito.
Diseño de circuitos combinacionales.
Realizaciones en dos niveles
Implicación de funciones
●
●
Definición: f1 implica a f2 si todos los mintérminos
de f1 lo son también de f2.
Si f1 implica a f2 => f2 incluye o cubre a f1
Diseño de circuitos combinacionales.
Realizaciones en dos niveles
●
Ejemplo:
f1(x, y,z) = xy + yz
f2(x,y,z) = xy + yz + x´z
●
f1 implica a f2
●
f2 incluye o cubre a f1
xyz
f1
f2
000
0
0
001
0
1
010
0
0
011
1
1
100
0
0
101
0
0
110
1
1
111
1
1
Diseño de circuitos combinacionales.
Realizaciones en dos niveles
●
●
Todo término producto de una función implica a la
función, por eso se les denomina implicantes de la
función.
Ejemplo:
f(x,y,z) = xy + yz + x´z
xy, yz, x´z son implicantes de la función.
Diseño de circuitos combinacionales.
Realizaciones en dos niveles
●
●
Definición: Todo término suma de una función es
implicado por la función, por eso se les denomina
implicadas de la función.
Ejemplo:
f(x,y,z) = (x+y)(y+z)(x´+z)
(x+y), (y+z), (x´+z) son implicadas de la función.
Diseño de circuitos combinacionales.
Realizaciones en dos niveles
●
Definición: se denominan términos adyacentes a
aquellos términos suma o producto cuya expresión
difiere en una única variable.
–
Es fácil detectar los términos adyacentes en el kmapa ya que corresponden a casillas adyacentes
●
Definición. Implicante de orden 0: mintérmino
●
Definición. Implicada de orden 0: maxtérmino
●
●
Definición. Implicante de orden 1: término
obtenido al sumar dos implicantes de orden 0
adyacentes.
Definición. Implicada de orden 1: término
obtenido al sumar dos implicadas de orden 0
adyacentes.
Diseño de circuitos combinacionales.
Realizaciones en dos niveles
●
●
●
Definición. Implicante de orden n: término
obtenido al sumar dos implicantes de orden n-1
adyacentes.
Definición. Implicada de orden n: término
obtenido al sumar dos implicadas de orden n-1
adyacentes.
En una función de n variables una implicante
(implicada) de orden p produce un término producto
(suma) de n-p variables.
Diseño de circuitos combinacionales.
Realizaciones en dos niveles
●
●
●
●
Definición. Implicante prima: implicante de una
función que no está incluida en otra de orden
superior.
Definición. Implicante prima esencial: si un
mintérmino es cubierto sólo por una implicante
prima, dicha implicante se denomina esencial y el
término se denomina distinguido.
Definición. Implicada prima: implicada de una
función que no es implicada de otra de orden
superior.
Definición. Implicada prima esencial: si un
maxtérmino es implicado sólo por una implicada
prima, dicha implicada se denomina esencial y el
término se denomina distinguido.
Diseño de circuitos combinacionales.
Realizaciones en dos niveles
●
●
Definición. Suma irredundante: Suma de
productos de la que no puede eliminarse ningún
término producto o variable sin modificar el valor de
la expresión.
Definición. Producto irredundante: Producto de
sumas del que no puede eliminarse ningún término
suma o variable sin modificar el valor de la
expresión.
Diseño de circuitos combinacionales.
Método de reducción mediante el
mapa de Karnaugh
●
●
●
Para cubrir todos los mintérminos (maxtérminos) de
una función podríamos coger todas las implicantes
(implicadas) primas, sin embargo, haciéndolo no
obtendríamos una expresión algebraica mínima.
Definición: un cubrimiento mínimo es aquel que
tiene el menor número posible de implicantes
(implicadas) primas, cubriendo todos los mintérminos
(maxtérminos).
Un cubrimiento mínimo proporciona una expresión
algebraica mínima:
–
mínimo número de términos (implicantes/implicadas)
–
términos con mínimo número de variables
(implicantes/implicadas primas)
Diseño de circuitos combinacionales.
Método de reducción mediante el
mapa de Karnaugh
●
●
●
●
El objetivo del método de reducción mediante el
mapa de Karnaugh es encontrar un cubrimiento
mínimo de la función.
En caso de existir varios cubrimientos mínimos se
selecciona el de menor coste.
Todo cubrimiento mínimo contendrá a todas las
implicantes (implicadas) primas esenciales.
Por construcción, todo cubrimiento mínimo es una
suma (producto) irredundante.
Diseño de circuitos combinacionales.
Método de reducción mediante el
mapa de Karnaugh
Procedimiento
●
●
Buscar todas las implicantes (implicadas) primas
esenciales y seleccionarlas. Para ello, identificamos
los términos distinguidos.
Si queda algún mintérmino (maxtérmino) por cubrir,
se escogerá el menor número de implicantes
(implicadas) primas del mayor orden posible que los
cubran.
Diseño de circuitos combinacionales.
Método de reducción mediante el
mapa de Karnaugh
Implementación
●
●
La asociación de implicantes lleva a una expresión de
suma de productos que tiene una implementación
directa en dos niveles AND/OR o NAND/NAND.
La asociación de implicadas lleva a una expresión de
producto de sumas que tiene una implementación
directa en dos niveles OR/AND o NOR/NOR.
Diseño de circuitos combinacionales.
Método de reducción mediante el
mapa de Karnaugh
Funciones incompletamente especificadas
●
●
Las inespecificaciones ayudan a simplificar la
expresión de la función ya que permiten obtener
implicantes (implicadas) de mayor orden a la vez que
no hay necesidad de cubrirlas.
Tratamiento:
–
No se tienen en cuenta a la hora de mintérminos o
maxtérminos. Nunca se consideran términos
distinguidos.
–
Se consideran 1 (0) al formar las implicantes
(implicadas) de orden superior.